더블 스택(Double Stack)은 3D 낸드플래시에서 전체 적층 단수를 높이기 위해 전체 스택을 두 개의 블록(스택)으로 나누어 각각 적층·가공한 뒤 위아래로 결합하는 공정 방식입니다. 이 방식은 채널 홀(through-hole) 에칭 난제를 분할해 고단 적층을 가능하게 하지만 공정 복잡성·원가·시간 측면의 트레이드오프가 존재합니다.
더블 스택 개념과 필요성
더블 스택 정의
더블 스택은 3D NAND 공정에서 ‘단일 스택으로 통째로 에칭’하는 대신, 적층을 중간 기준으로 상하 두 블록으로 나누어 각각 채널홀 등 주요 공정을 수행한 뒤 두 블록을 접합해 하나의 완성된 스택으로 만드는 제조 기법입니다. 이 접근은 특히 100단을 훨씬 넘는 초고단(예: 128단, 176단, 300단 이상) 구조에서 채널 홀을 한 번에 에칭하는 것이 기술적·장비적 한계에 봉착했을 때 도입됩니다.
도입 배경 — 채널 홀 에칭 한계
3D 낸드에서 수십억 개의 채널 홀을 수직으로 관통해 뚫는 에칭 공정은 깊이가 깊어질수록 종횡비(Aspect Ratio)와 균일성 문제, 식각 프로파일 유지의 어려움, 하부/상부의 CD 차이와 플러그 충진 문제 등이 심각해집니다. 이러한 이유로 단일 에칭으로 고단을 구현하는 데 한계가 발생했고, 이를 완화하기 위해 스택을 나눠 에칭하는 더블 스택이 개발·적용되었습니다.
더블 스택 공정 흐름
상·하 블록 개별 적층 및 가공
먼저 상부 스택과 하부 스택을 각각 적층(산화막/질화막/게이트층 등 반복 증착)하고, 각 블록에서 필요한 채널홀 에칭, 채널 충진(폴리실리콘 등), 절연·게이트 형성 등의 세부 공정을 수행합니다. 이렇게 두 블록을 독립적으로 완성하면 각 블록의 공정 제어가 단일 스택보다 수월해지는 면이 있습니다.
블록 결합(바운딩)과 인터페이스 처리
두 블록을 맞닿게 결합하는 단계에서는 인터페이스(중간 바운더리) 처리가 필수적입니다. 이 부분에는 접합을 위한 dummy layer 또는 인터커넥트 형성, 전기적·기계적 안정성 확보를 위한 추가 공정(예: 레이어 정렬, 접합용 산화/질화 처리, 메탈 충진 등)이 필요합니다. 인터페이스는 낸드의 신뢰성, 전기적 특성, 데이터 전송 경로에 직접 영향을 줍니다.
기술적 장점
고단 구현의 실현 가능성 확대
더블 스택은 채널 홀을 두 번에 나눠 식각하고 가공하므로 장비와 공정이 감당할 수 있는 깊이 범위 내에서 고단 구조(예: 176단, 300단 이상)의 구현을 가능하게 합니다. 단일 에칭 공정으로는 A/R 비율·식각 균일성 한계로 어려웠던 초고단 설계를 현실화하는 실용적 방법입니다.
공정 수율과 제어의 잠재적 이득
스택을 나눠 처리하면 각 블록에서 발생하는 공정 편차를 국소화해 보완하거나 재작업이 가능해지는 장점이 있어, 특정 결함원(예: 상부 또는 하부에서 발생하는 플러그 결함)을 구분·개선하기가 수월합니다. 이론적으로는 블록별 품질 관리를 통해 전체 양품률을 높일 여지도 있습니다.
단점 및 트레이드오프
공정 복잡성 및 시간 증가
더블 스택은 블록별 공정을 별도로 수행하고 결합 단계까지 포함하므로 공정 단계가 늘어나고 전체 제조 시간이 길어집니다. 이로 인해 제조 리드타임이 증가하고 설비 가동률·원가에 부담이 생깁니다.
비용·수율·성능 영향
결합 공정과 중간 인터페이스의 추가로 소재·장비 비용이 상승할 수 있으며, 인터페이스 문제(전기적 저항, 열팽창 차이, 접합불량 등)는 성능 저하나 수율 저하의 원인이 될 수 있습니다. 또한 스택간 경로가 늘어나면서 데이터 전송 지연이나 회로 복잡도가 증가할 수 있습니다.
산업 적용 사례와 경쟁 구도
업계 적용 경향
메모리 업체들은 고단화 필요성에 따라 더블 스택을 채택하거나, 장비와 공정 최적화로 싱글 스택을 유지하는 전략을 병행합니다. 예컨대 일부 업체는 176단 등에서 더블 스택을 적용해 양산에 성공했으며, 다른 업체는 최대 128단 수준까지 싱글 스택으로 공정 단순화를 유지하는 전략을 택해 원가·수율 관리를 우선시합니다.
전략적 선택 — 싱글 스택 vs 더블 스택
싱글 스택은 공정 단순화로 시간·비용 측면의 이점이 크지만, 에칭 장비 성능 한계로 초고단 구현에 제약이 있다. 반대로 더블 스택은 초고단 실현 가능성과 공정 제어의 유연성을 제공하지만 공정 수 증가에 따른 비용·시간·복잡성 부담을 감수해야 합니다. 제조사는 목표 단수, 수율·원가 목표, 장비 역량을 고려해 선택합니다.
공정 비교 표
| 항목 | 싱글 스택 | 더블 스택 |
|---|---|---|
| 에칭 방식 | 한 번에 전체 스택 에칭 | 상·하 블록으로 나누어 각각 에칭 후 결합 |
| 최대 적용 단수(일반적 경향) | 중간 단수(예: ~128단에서 적용 흔함) | 초고단(예: 176단, 300단 이상으로 확대 용이) |
| 공정 복잡성 | 낮음 | 높음 (블록 결합 단계 포함) |
| 제조 시간 | 짧음 | 긴 편 |
| 비용 | 낮음(설비·소재 적음) | 높음(추가 공정·자재 필요) |
| 수율 영향 | 공정 단순성으로 유리할 수 있음 | 인터페이스 문제 시 리스크 존재하지만 블록별 보정 가능 |
| 설계·성능 영향 | 경로 단순, 회로 설계 유리 | 인터페이스로 인한 회로 복잡성·지연 우려 |
공정 최적화와 미래 전망
기술 발전 방향
더블 스택의 채택은 단순히 공정 분할로 끝나지 않으며, 인터페이스 처리 기술, 정렬·결합 정밀도, 재료 공학(예: 접합층의 열·전기적 특성 개선), 고정밀 에칭 장비 개발 등 연계 기술의 발전이 병행되어야 합니다. 또한 트리플 스택 등 더 많은 블록 분할 접근을 연구하는 시도도 있으나 공정·비용 부담 증가에 대한 평가가 필수적입니다.
산업적 의미
메모리 시장 요구(고용량·저비용·신뢰성)에 따라 제조사는 더블 스택을 이용한 고단화와 비용 효율성을 균형 있게 관리해야 합니다. 기술적으로는 더블 스택이 초고단 3D 낸드 실현의 핵심 수단 중 하나로 자리 잡고 있으며, 공정 고도화에 따라 향후 수율·원가 개선 여지도 존재합니다.
결론
더블 스택은 3D 낸드의 초고단화를 가능하게 하는 실용적 공정 전략으로, 채널 홀 에칭의 물리적 한계를 분할 처리해 176단·300단 이상과 같은 고단 제품을 구현할 수 있게 합니다. 그러나 블록 결합을 위한 추가 공정, 시간·비용 상승, 인터페이스로 인한 수율·성능 리스크 등 분명한 트레이드오프가 존재하므로, 제조사는 목표 단수와 경제성, 장비 역량을 고려해 싱글 스택 또는 더블 스택 전략을 선택하고 관련 보완 기술을 병행 개발해야 합니다.